FPGA内部IP核DDS (6)

 当输出38Khz正弦信号,频率分辨为0.01Hz,得到相位增量位宽为33位(50M/0.01=5000000000~~~~~~~BIT=33)
相位增量为38k*8589934592/50M=6528350。

wire [31:0] phase_out;
wire [32:0] poff_in;
assign poff_in = 33'd0;
wire [32:0] data_in;     //DDS相位增量
assign data_in = 33'd6528350;

dds dds_inst_M0 (
  .clk(clk), // input clk
  .pinc_in(data_in), // input [32 : 0] pinc_in
  .poff_in(poff_in), // input [32 : 0] poff_in
  .cosine(cosine), // output [11 : 0] cosine
  .sine(sine), // output [11 : 0] sine
  .phase_out(phase_out) // output [32 : 0] phase_out
);


使用ModelSim仿真如下图

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