Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现。
12、常用设计思想与技巧
(1)、乒乓操作；
(2)、串并转换；
(3)、流水线操作；
(4)、异步时钟域数据同步。是指如何在两个时钟不同步的数据域之间可靠地进行数据交换的问题。数据时钟域不同步主要有两种情况：
两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。
两个时钟频率根本不同，简称异频问题。
两种不推荐的异步时钟域操作方法：一种是通过增加Buffer或者其他门延时来调整采样；另一种是盲目使用时钟正负沿调整数据采样。
13、模块划分基本原则：
(1)、对每个同步时序设计的子模块的输出使用寄存器（用寄存器分割同步时序模块原则）。
(2)、将相关逻辑和可以复用的逻辑划分在同一模块内（呼应系统原则）。
(3)、将不同优化目标的逻辑分开。
(4)、将送约束的逻辑归到同一模块。
(5)、将存储逻辑独立划分成模块。
(6)、合适的模块规模。
(7)、顶层模块最好不进行逻辑设计。
14、组合逻辑的注意事项
(1)、避免组合逻辑反馈环路（容易毛刺、振荡、时序违规等）。
解决：
A、牢记任何反馈回路必须包含寄存器；
B、检查综合、实现报告的warning信息，发现反馈回路（combinational loops）后进行相应修改。
(2)、替换延迟链。
解决：用倍频、分频或者同步计数器完成。
(3)、替换异步脉冲产生单元（毛刺生成器）。
解决：用同步时序设计脉冲电路。
(4)、慎用锁存器。
解决：
A、使用完备的if…else语句；
B、检查设计中是否含有组合逻辑反馈环路；
C、对每个输入条件，设计输出操作，对case语句设置default操作。特别是在状态机设计中，最好有一个default的状态转移，而且每个状态最好也有一个default的操作。
D、如果使用case语句时，特别是在设计状态机时，尽量附加综合约束属性，综合为完全条件case语句。
小技巧：仔细检查综合器的综合报告，目前大多数的综合器对所综合出的latch都会报“warning”，通过综合报告可以较为方便地找出无意中生成的latch。
15、时钟设计的注意事项
(1)、同步时序电路推荐的时钟设计方法：
时钟经全局时钟输入引脚输入，通过FPGA内部专用的PLL或DLL进行分频/倍频、移相等调整与运算，然后经FPGA内部全局时钟布线资源驱动到达芯片内所有寄存器和其他模块的时钟输入端。
FPGA设计者的5项基本功
《佟林传》里，佟林练的基本功是“绕大树、解皮绳”，然后才练成了什么“鬼影随行、柳叶绵丝掌”。
在我看来，成为一名说得过去的FPGA设计者，需要练好5项基本功：仿真、综合、时序分析、调试、验证。
对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：
1. 仿真：Modelsim, Quartus II(Simulator Tool)
2. 综合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)
3. 时序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)
4. 调试：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)
5. 验证：Modelsim, Quartus II(Test Bench Template Writer)
掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。
对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。
练好仿真、综合、时序分析这3项基本功，对于学习“HDL语言的可综合子集”有如下帮助：
1. 通过仿真，可以观察HDL语言在FPGA中的逻辑行为。
2. 通过综合，可以观察HDL语言在FPGA中的物理实现形式。
3. 通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。
对于FPGA设计者来说，用好“HDL语言的验证子集”，可以完成FPGA设计另外50%的工作——调试验证。
1. 搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。
2. 全面的仿真验证可以减少FPGA硬件调试的工作量。